理想的MOS晶體管不應該有任何電流流入襯底或者阱中，當晶體管關(guān)閉的時候D\S之間不應該存在任何的電流。但是，現(xiàn)實中MOS卻存在各種不同的漏電流。漏電流一方面嚴重減小了低功耗設備的電池使用壽命，另一方面在某些s&h電路中，極大的限制了信號保持時間。
反偏結(jié)泄漏電流，junction leakage（/junction）:
結(jié)漏泄漏電流為：當晶體管關(guān)斷時，通過反偏二極管從源極或漏極到襯底或者阱到襯底；這種反偏結(jié)泄露電流主要由兩部分組成：
（1）由耗盡區(qū)邊緣的擴散和漂移電流產(chǎn)生；
（2）由耗盡區(qū)中的產(chǎn)生的電子-空穴對形成；
對于重摻雜的PN區(qū)，還會有帶間隧穿（BTBT）現(xiàn)象貢獻的泄漏電流。源漏二極管和阱二極管的結(jié)反向偏置泄漏電流分量相對于其他三個泄漏分量通?？梢院雎圆挥?。
柵致漏極泄露電流，gate induced drain leakage (GIDL，/GIDL)
柵致漏極泄露電流是由MOS晶體管漏極結(jié)中的高場效應引起的。由于G與D重疊區(qū)域之間存在大電場而發(fā)生隧穿并產(chǎn)生電子-空穴對，其中包含雪崩隧穿和BTBT隧穿。由于電子被掃入阱中，空穴積累在漏中形成/GIDL。
柵漏重疊區(qū)域下的強電場導致了深度耗盡區(qū)以及是的漏極和阱交界處耗盡層變薄，因而有效形成漏極到阱的電流/GIDL。/GIDL與VDG有關(guān)。/GIDL在NMOS中比在PMOS中還要大兩個數(shù)量級。
柵極直接隧穿電流，gate direct tunneling leakage（/G）
柵極泄露電流是有柵極上的電荷隧穿過柵氧化層進入阱（襯底）中形成。一般柵氧化層厚度為3-4 nm，由于在氧化物層上施加高電場，電子通過Fowler-Nordheim隧道進入氧化物層的導帶而產(chǎn)生的/G。
隨著晶體管長度和電源電壓的減小，柵極氧化物的厚度也必須減小以維持對溝道區(qū)域的有效柵極控制。不幸的是，由于電子的直接隧穿會導致柵極泄漏呈指數(shù)級增加。
目前，有種方法能在克服柵極漏電流的同時保持對柵極進行良好的控制，就是采用諸如TiO2和Ta2O5的高K介電材料替代SiO2做柵極絕緣體介質(zhì)層。
亞閾值泄露電流，Subthreshold (weak inversion) leakage (/SUB)
亞閾值泄漏電流是指溝道處于弱反型狀態(tài)下的源漏電流，是由器件溝道中少數(shù)載流子的擴散電流引起的。當柵源電壓低于Vth時，器件不是馬上關(guān)閉的，晶體管事實上是進入了“亞閾值區(qū)”，在這種情況下，IDS成了VGS的指數(shù)函數(shù)。
在目前的CMOS技術(shù)中，亞閾值泄漏電流ISUB比其他泄漏電流分量大得多。這主要是因為現(xiàn)代CMOS器件中的VT相對較低。ISUB通過使用以下公式計算：
所以MOS管的靜態(tài)功耗電流IOFF主要來源：
其中占主要部分的是/SUB。
隧穿柵極氧化層漏電流
在短溝道器件中，薄柵極氧化物會在 SiO 2層上產(chǎn)生高電場。具有高電場的低氧化物厚度導致電子從襯底隧穿到柵極以及從柵極通過柵極氧化物隧穿到襯底，從而導致柵極氧化物隧穿電流。
考慮如圖所示的能帶圖。
圖. 具有(a)平帶、(b)正柵極電壓和(c)負柵極電壓的 MOS 晶體管的能帶圖
圖 2(a)，是一個平帶 MOS 晶體管，即其中不存在電荷。
當柵極端子正偏置時，能帶圖會發(fā)生變化，如圖所示，圖 2(b)。強烈反轉(zhuǎn)表面處的電子隧道進入或穿過 SiO 2層，從而產(chǎn)生柵極電流。
另一方面，當施加負柵極電壓時，來自 n+ 多晶硅柵極的電子隧道進入或穿過 SiO 2層，從而產(chǎn)生柵極電流，如圖 2(c) 所示。
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